CS5376A datasheet(5/107 Pages) CIRRUS

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CS5376A

Figure 15. SPI 1 EEPROM Read Transactions . . . . . . . . . . . . . . . . . . . . . . . . .27

Figure 16. 8 Kbyte EEPROM Memory Organization. . . . . . . . . . . . . . . . . . . . . .28

Figure 17. Serial Peripheral Interface 1 (SPI 1) Block Diagram . . . . . . . . . . . . .32

Figure 18. Microcontroller Serial Transactions . . . . . . . . . . . . . . . . . . . . . . . . . .33

Figure 19. SPI 1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34

Figure 20. Modulator Data Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39

Figure 21. Digital Filter Stages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41

Figure 22. FIR and IIR Coefficient Set Selection Word. . . . . . . . . . . . . . . . . . . .42

Figure 23. SINC Filter Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43

Figure 24. SINC Filter Stages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44

Figure 25. FIR Filter Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47

Figure 26. FIR Filter Stages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49

Figure 27. FIR1 Coefficients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52

Figure 28. FIR2 Linear Phase Coefficients . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

Figure 29. FIR2 Minimum Phase Coefficients . . . . . . . . . . . . . . . . . . . . . . . . . .54

Figure 30. IIR Filter Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55

Figure 31. IIR Filter Stages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57

Figure 32. Gain and Offset Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59

Figure 33. Serial Data Port Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61

Figure 34. SD Port Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62

Figure 35. SD Port Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63

Figure 36. Test Bit Stream Generator Block Diagram . . . . . . . . . . . . . . . . . . . .64

Figure 37. Time Break Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

Figure 38. GPIO Bi-directional Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

Figure 39. Serial Peripheral Interface 2 (SPI 2) Block Diagram . . . . . . . . . . . . .71

Figure 40. SPI 2 Master Mode Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . .74

Figure 41. SPI 2 Transaction Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75

Figure 42. JTAG Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76

Figure 43. SPI 1 Control Register SPI1CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . .83

Figure 44. SPI 1 Command Register SPI1CMD . . . . . . . . . . . . . . . . . . . . . . . . .84

Figure 45. SPI 1 Data Register SPI1DAT1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85

Figure 46. SPI 1 Data Register SPI1DAT2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86

Figure 47. Hardware Configuration Register CONFIG . . . . . . . . . . . . . . . . . . . .88

Figure 48. GPIO Configuration Register GPCFG0 . . . . . . . . . . . . . . . . . . . . . . .89

Figure 49. GPIO Configuration Register GPCFG1 . . . . . . . . . . . . . . . . . . . . . . .90

Figure 50. SPI 2 Control Register SPI2CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . .91

Figure 51. SPI 2 Command Register SPI2CMD . . . . . . . . . . . . . . . . . . . . . . . . .92

Figure 52. SPI 2 Data Register SPI2DAT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93

Figure 53. Filter Configuration Register FILTCFG . . . . . . . . . . . . . . . . . . . . . . .94

Figure 54. Gain Correction Register GAIN1 . . . . . . . . . . . . . . . . . . . . . . . . . . . .95

Figure 55. Offset Correction Register OFFSET1 . . . . . . . . . . . . . . . . . . . . . . . .96

Figure 56. Time Break Counter Register TIMEBRK . . . . . . . . . . . . . . . . . . . . . .97

Figure 57. Test Bit Stream Configuration Register TBSCFG . . . . . . . . . . . . . . .98

Figure 58. Test Bit Stream Gain Register TBSGAIN . . . . . . . . . . . . . . . . . . . . .99

Figure 59. User Defined System Register SYSTEM1. . . . . . . . . . . . . . . . . . . .100

Figure 60. Hardware Version ID Register VERSION . . . . . . . . . . . . . . . . . . . .101

Figure 61. Self Test Result Register SELFTEST . . . . . . . . . . . . . . . . . . . . . . .102

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