RM0312 datasheet(15/275 Pages) STMICROELECTRONICS

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DocID022352 Rev 3

15/275

RM0312

List of figures

Figure 1.

Programming model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

Figure 2.

Stacking order. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

Figure 3.

SWIM pin connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Figure 4.

STM8TL5xxx Flash program and data EEPROM organization . . . . . . . . . . . . . . . . . . . . . 26

Figure 5.

UBC area size definition for touch sensing STM8TL5xxx devices . . . . . . . . . . . . . . . . . . . 28

Figure 6.

Interrupt processing flowchart . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

Figure 7.

Priority decision process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Figure 8.

Concurrent interrupt management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Figure 9.

Nested interrupt management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Figure 10.

Power supply overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

Figure 11.

Reset circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

Figure 12.

Clock structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

Figure 13.

GPIO block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

Figure 14.

AWU block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

Figure 15.

Beep block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Figure 16.

Watchdog block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

Figure 17.

Window watchdog timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

Figure 18.

Independent watchdog block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

Figure 19.

TIMx general block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

Figure 20.

Time base unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

Figure 21.

16-bit read sequence for the counter (TIMx_CNTR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Figure 22.

Counter in up-counting mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

Figure 23.

Counter update when ARPE=0 (ARR not preloaded) with prescaler = 2 . . . . . . . . . . . . . 110

Figure 24.

Counter update event when ARPE=1 (TIMx_ARR preloaded). . . . . . . . . . . . . . . . . . . . . 110

Figure 25.

Counter in down-counting mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

Figure 26.

Counter update when ARPE=0 (ARR not preloaded) with prescaler = 2 . . . . . . . . . . . . . 112

Figure 27.

Counter update when ARPE=1 (ARR preloaded), with prescaler = 1 . . . . . . . . . . . . . . . 112

Figure 28.

Counter in center-aligned mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Figure 29.

Counter timing diagram, CK_PSC divided by 1, TIMx_ARR=06h, ARPE=1 . . . . . . . . . . 114

Figure 30.

Clock/trigger controller block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

Figure 31.

Control circuit in normal mode, fMASTER divided by 1 . . . . . . . . . . . . . . . . . . . . . . . . . . 116

Figure 32.

TI2 external clock connection example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

Figure 33.

Control circuit in external clock mode 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

Figure 34.

External trigger input block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

Figure 35.

Control circuit in external clock mode 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

Figure 36.

Control circuit in trigger mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Figure 37.

Control circuit in trigger reset mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Figure 38.

Control circuit in trigger gated mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

Figure 39.

Control circuit in external clock mode 2 + trigger mode . . . . . . . . . . . . . . . . . . . . . . . . . . 121

Figure 40.

Timer chaining system implementation example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

Figure 41.

Trigger/master mode selection blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

Figure 42.

Master/slave timer example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

Figure 43.

Gating Timer B with OC1REF of Timer A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

Figure 44.

Gating Timer B with the counter enable signal of Timer A (CNT_EN) . . . . . . . . . . . . . . . 125

Figure 45.

Triggering Timer B with update event of Timer A (TIMERA-UEV) . . . . . . . . . . . . . . . . . . 126

Figure 46.

Triggering Timer B with counter enable CNT_EN of Timer A . . . . . . . . . . . . . . . . . . . . . . 126

Figure 47.

Triggering Timer A and B with Timer A TI1 input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

Figure 48.

Capture/compare channel 1 main circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

Figure 49.

16-bit read sequence for the TIMx_CCRi register in capture mode . . . . . . . . . . . . . . . . . 129

Figure 50.

Channel input stage block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

Figure 51.

Input stage of TIM 1 channel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

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