| công cụ tìm kiếm bảng dữ liệu linh kiện điện tử |
|
STAC9704 bảng dữ liệu(PDF) 38 Page - Hynix Semiconductor |
|
|
|||||||||||||||||||||||||||||
STAC9704 bảng dữ liệu(HTML) 38 Page - Hynix Semiconductor |
|
38 / 49 page ![]() SigmaTel, Inc. STAC9704/7 38 10/02/98 Table 24: AC-link Low Power Mode Timing PARAMETER SYMBOL MIN TYP MAX UNITS End of Slot 2 to BIT_CLK, SDATA_IN low Ts2_pdown - 14 15 us 7.7 ATE Test Mode Figure 20: ATE Test Mode RESET# SDATA_OUT SDATA_IN, BIT_CLK Toff Hi-Z Tsetup2rst Table 25: ATE Test Mode PARAMETER SYMBOL MIN TYP MAX UNITS Setup to trailing edge of RESET# (also applies to SYNC) Tsetup2rst 15.0 - - ns Rising edge of RESET# to Hi-Z delay Toff - - 25.0 ns Notes: 1. All AC-link signals are normally low through the trailing edge of RESET#. Bringing SDATA_OUT high for the trailing edge of RESET# causes STAC9704/7’s AC-link outputs to go high impedance which is suitable for ATE in circuit testing. 2. Once either of the two test modes have been entered, the STAC9704/7 must be issued another RESET# with all AC-link signals low to return to the normal operating mode. # denotes active low. |
|
Link URL |
| Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không? [ DONATE ] |
Alldatasheet là | Quảng cáo | Liên lạc với chúng tôi | Chính sách bảo mật | Liên kết đến bảng dữ liệu | Trao đổi link | Tìm kiếm theo nhà sản xuất All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |