 |
công cụ tìm kiếm bảng dữ liệu linh kiện điện tử |
|
|
công cụ tìm kiếm bảng dữ liệu linh kiện điện tử |
|
APA600 bảng dữ liệu(PDF) 40 Page - Actel Corporation |
|
|
|||||||||||||||||||||||||||||
APA600 bảng dữ liệu(HTML) 40 Page - Actel Corporation |
|
|
40 / 178 page  ProASICPLUS Flash Family FPGAs 2- 30 v5.9 The following is an APA750 example using a shift register design with 13,440 storage tiles (Register) and 0 logic tiles. This design has one clock at 10 MHz, and 24 outputs toggling at 5 MHz. We then calculate the various components as follows: Pclock => Pclock = (P1 + (P2*R) - (P7*R 2)) * Fs = 121.5 mW Pstorage => Pstorage = P5 * ms * Fs = 147.8 mW Plogic => Plogic = 0 mW Poutputs => Poutputs = (P4 + (Cload * VDDP 2)) * p * Fp = 91.4 mW Pinputs => Pinputs = P8 * q * Fq = 0.3 mW Pmemory => Pmemory = 0 mW Pac => 361 mW Ptotal Pdc + Pac = 374 mW (typical) Fs = 10 MHz R = 13,440 ms = 13,440 (in a shift register 100% of storage tiles are toggling at each clock cycle and Fs = 10 MHz) mc = 0 (no logic tiles in this shift register) Cload = 40 pF VDDP = 3.3 V p= 24 Fp = 5 MHz q= 1 Fq = 10 MHz Nmemory = 0 (no RAM/FIFO blocks in this shift register) |
|
Link URL |
| Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không? [ DONATE ] |
Alldatasheet là | Quảng cáo | Liên lạc với chúng tôi | Chính sách bảo mật | Liên kết đến bảng dữ liệu | Trao đổi link | Tìm kiếm theo nhà sản xuất All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |
Vietnamese ▼
English
Chinese
German
Japanese
Russian
Korean
Spanish
French
Italian
Portuguese
Polish
Vietnamese
Indian
Mexican
British
New Zealand
