| công cụ tìm kiếm bảng dữ liệu linh kiện điện tử |
|
STMIPID02 bảng dữ liệu(PDF) 40 Page - STMicroelectronics |
|
|
|||||||||||||||||||||||||||||
STMIPID02 bảng dữ liệu(HTML) 40 Page - STMicroelectronics |
|
40 / 50 page ![]() 11.5.4 Parallel output interface timing Figure 14. Parallel output interface timing diagram - inverted clock 1/fPCLK PCLK D[11:0], HSYNC, VSYNC tDV Valid tR Figure 15. Parallel output interface timing diagram - non inverted clock 1/fPCLK PCLK D[11:0], HSYNC, VSYNC tDV Valid tF Note: For Non-inverted clock mode, the valid edge to capture is the negative (falling) edge For RAW6/RAW7 dual lane, the bandwith is limited to 800 Mbps. Table 16. Parallel output interface timing Symbol Description Conditions Min. Typ. Max. Unit fPCLK PCLK frequency 200 MHz DPCLK PCLK duty cycle No bypass, RAW6 dual lane 50 % No bypass, RAW7 dual lane 66 No bypass, RAW7 dual lane, jittered clock 50-60 No bypass, RAW7 single lane 57.14 Bypass and all other modes 45 50 55 tR PCLK rise time, 20 % - 80 % Load capacitance, CL = 50 pF 2.1 ns tDV PCLK to output valid 0 2 STMIPID02 AC electrical characteristics DS12803 - Rev 1 page 40/50 |
|
Link URL |
| Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không? [ DONATE ] |
Alldatasheet là | Quảng cáo | Liên lạc với chúng tôi | Chính sách bảo mật | Liên kết đến bảng dữ liệu | Trao đổi link | Tìm kiếm theo nhà sản xuất All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |