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2015-07-0038

PT0535-4

8/18/15

11

PI4MSD5V9543B

2 Channel I2C bus switch

with Interrupt Logic and Reset

A master receiver must signal an end of data to the transmitter by not generating an acknowledge on the last byte

that has been clocked out of the slave. In this event, the transmitter must leave the data line HIGH to enable the master

to generate a STOP condition.

Figure 10. Acknowledgment on I2C Bus

Data is transmitted to the PI4MSD5V9543B control register using the write mode shown in bellow

Figure 11. Write Control Register

Data is transmitted to the PI4MSD5V9543B control register using the write mode shown in bellow

Figure 12. Read Control Register