| công cụ tìm kiếm bảng dữ liệu linh kiện điện tử |
|
AD9726-EBZ bảng dữ liệu(PDF) 6 Page - Analog Devices |
|
|
|||||||||||||||||||||||||||||
AD9726-EBZ bảng dữ liệu(HTML) 6 Page - Analog Devices |
|
6 / 24 page ![]() AD9726 Rev. B | Page 6 of 24 Parameter Min Typ Max Unit SERIAL PORT INTERFACE SCLK Frequency (fSCLK) 15 MHz SCLK Rise/Fall Time 1 ms SCLK Pulse Width High (tCPWH) 30 ns SCLK Pulse Width Low (tCPWL) 30 ns SCLK Setup Time (tCSU) 30 ns SDIO Setup Time (tDSU) 30 ns SDIO Hold Time (tDH) 0 ns SDIO/SDO Valid Time (tDV) 30 ns RESET PULSE WIDTH 1.5 ns TIMING DIAGRAMS DAC CLOCK DATACLOCK OUTPUT DATACLOCK INPUT DATA BUS tDCPD-DDR tDSU-DDR tDH-DDR Figure 2. DDR Timing Diagram DAC CLOCK DATACLOCK OUTPUT DATACLOCK INPUT DATA BUS tDCPD-SDR tDSU-SDR tDH-SDR Figure 3. SDR Timing Diagram DB0 TO DB15 CLK+/CLK– IOUTA OR IOUTB tPD-BYPASS tDSU-BYPASS tDH-BYPASS Figure 4. Data Synchronization Bypass Timing Diagram |
|
|
Link URL |
| Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không? [ DONATE ] |
Alldatasheet là | Quảng cáo | Liên lạc với chúng tôi | Chính sách bảo mật | Liên kết đến bảng dữ liệu | Trao đổi link | Tìm kiếm theo nhà sản xuất All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |