| công cụ tìm kiếm bảng dữ liệu linh kiện điện tử |
|
WM8772SEDS/V bảng dữ liệu(PDF) 43 Page - Wolfson Microelectronics plc |
|
|
|||||||||||||||||||||||||||||
WM8772SEDS/V bảng dữ liệu(HTML) 43 Page - Wolfson Microelectronics plc |
|
43 / 73 page ![]() Production Data WM8772EFT – 32 LEAD TQFP w PD Rev 4.2 October 2005 43 WM8722EFT - 32 LEAD TQFP MASTER CLOCK TIMING ADCMCLK/ DACMCLK t MCLKL t MCLKH t MCLKY Figure 37 ADC and DAC Master Clock Timing Requirements Test Conditions AVDD, VREFP = 5V, DVDD = 3.3V, AGND, VREFN = 0V, AGND, DGND = 0V, TA = +25 oC, fs = 48kHz, DACMCLK and ADCMCLK = 256fs unless otherwise stated. PARAMETER SYMBOL TEST CONDITIONS MIN TYP MAX UNIT System Clock Timing Information ADCMCLK and DACMCLK System clock pulse width high tMCLKH 11 ns ADCMCLK and DACMCLK System clock pulse width low tMCLKL 11 ns ADCMCLK and DACMCLK System clock cycle time tMCLKY 28 ns ADCMCLK and DACMCLK Duty cycle 40:60 60:40 Table 13 Master Clock Timing Requirements DIGITAL AUDIO INTERFACE – MASTER MODE ADCLRC DOUT DACBCLK DIN1/2/3 DACLRC WM8772 CODEC DSP/ ENCODER/ DECODER 3 ADCBCLK Figure 38 Audio Interface - Master Mode |
|
Link URL |
| Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không? [ DONATE ] |
Alldatasheet là | Quảng cáo | Liên lạc với chúng tôi | Chính sách bảo mật | Liên kết đến bảng dữ liệu | Trao đổi link | Tìm kiếm theo nhà sản xuất All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |