công cụ tìm kiếm bảng dữ liệu linh kiện điện tử
  Vietnamese  ▼
ALLDATASHEET.VN

X  

ADAQ23876BBCZ bảng dữ liệu(PDF) 7 Page - Analog Devices

tên linh kiện ADAQ23876BBCZ
Giải thích chi tiết về linh kiện  16-Bit, 15 MSPS, 關Module Data Acquisition Solution
PDF  37 Pages
Scroll/Zoom Zoom In 100%  Zoom Out
nhà sản xuất  AD [Analog Devices]
Trang chủ  http://www.analog.com
Logo AD - Analog Devices

ADAQ23876BBCZ bảng dữ liệu(HTML) 7 Page - Analog Devices

Back Button ADAQ23876BBCZ Datasheet HTML 3Page - Analog Devices ADAQ23876BBCZ Datasheet HTML 4Page - Analog Devices ADAQ23876BBCZ Datasheet HTML 5Page - Analog Devices ADAQ23876BBCZ Datasheet HTML 6Page - Analog Devices ADAQ23876BBCZ Datasheet HTML 7Page - Analog Devices ADAQ23876BBCZ Datasheet HTML 8Page - Analog Devices ADAQ23876BBCZ Datasheet HTML 9Page - Analog Devices ADAQ23876BBCZ Datasheet HTML 10Page - Analog Devices ADAQ23876BBCZ Datasheet HTML 11Page - Analog Devices Next Button
Zoom Inzoom in Zoom Outzoom out
 7 / 37 page
background image
Data Sheet
ADAQ23876
SPECIFICATIONS
analog.com
Rev. 0 | 7 of 37
TIMING SPECIFICATIONS
VDD = 5 V ± 5%, VS+ = 5 V ± 5%, VS− = −1 V ± 5%, VS− = 0 V (95% of VIN), VIO = 2.375 V to 2.625 V, REFBUF = 4.096 V, sampling
frequency (fS) = 15 MSPS, gain = 0.37, 0.73, 0.87, 1.38, and 2.25, and all specifications TMIN to TMAX, unless otherwise noted.
Table 2. Digital Interface Timing
Parameter
Symbol
Min
Typ
Max
Unit
Sampling Frequency
fSMPL
0.02
15
MSPS
Conversion Time—CNV± Rising Edge to Data Available
tCONV
54
58
63
ns
Acquisition Phase
tACQ
tCYC − 39
ns
Time Between Conversions
tCYC
66.6
50,000
ns
CNV± High Time
tCNVH
5
ns
CNV± Low Time
tCNVL
8
ns
CNV± Rising Edge to First CLK± Rising Edge from the Same Conversion
tFIRSTCLK
65
ns
CNV± Rising Edge to Last CLK± Falling Edge from the Previous Conversion
tLASTCLK
49
ns
CLK± to DCO± Delay
tCLKDCO
0.7
1.3
2.3
ns
CLK± Low Time
tCLKL
1.25
ns
CLK± High Time
tCLKH
1.25
ns
CLK± to DA±/DB± Delay
tCLKD
0.7
1.3
2.3
ns
DCO± to DA±/DB± Skew
tSKEW
−200
0
+200
ps
Sampling Delay Time
tAP
0
ns
Sampling Delay Jitter
tJITTER
0.25
psRMS
Timing Diagrams
Figure 2. One-Lane Output Mode Timing Diagram



Html Pages

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37


bảng dữ liệu tải về

Go To PDF Page


Link URL



Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không?  [ DONATE ] 

Alldatasheet là   |   Quảng cáo   |   Liên lạc với chúng tôi   |   Chính sách bảo mật   |   Liên kết đến bảng dữ liệu    |   Trao đổi link   |   Tìm kiếm theo nhà sản xuất
All Rights Reserved©Alldatasheet.com


Mirror Sites
English : Alldatasheet.com  |   English : Alldatasheet.net  |   Chinese : Alldatasheetcn.com  |   German : Alldatasheetde.com  |   Japanese : Alldatasheet.jp
Russian : Alldatasheetru.com  |   Korean : Alldatasheet.co.kr  |   Spanish : Alldatasheet.es  |   French : Alldatasheet.fr  |   Italian : Alldatasheetit.com
Portuguese : Alldatasheetpt.com  |   Polish : Alldatasheet.pl  |   Vietnamese : Alldatasheet.vn
Indian : Alldatasheet.in  |   Mexican : Alldatasheet.com.mx  |   British : Alldatasheet.co.uk  |   New Zealand : Alldatasheet.co.nz
Family Site : ic2ic.com  |   icmetro.com