| công cụ tìm kiếm bảng dữ liệu linh kiện điện tử |
|
MSC8154 bảng dữ liệu(PDF) 40 Page - Freescale Semiconductor, Inc |
|
|
|||||||||||||||||||||||||||||
MSC8154 bảng dữ liệu(HTML) 40 Page - Freescale Semiconductor, Inc |
|
40 / 68 page ![]() MSC8154 Quad-Core Digital Signal Processor Data Sheet, Rev. 2 Electrical Characteristics Freescale Semiconductor 40 Figure 13 shows the DDR SDRAM output timing diagram. Figure 14 provides the AC test load for the DDR2 and DDR3 controller bus. 2.6.1.3 DDR2 and DDR3 SDRAM Differential Timing Specifications This section describes the DC and AC differential timing specifications for the DDR2 and DDR3 SDRAM controller interface. Figure 15 shows the differential timing specification. Note: VTR specifies the true input signal (such as MCK or MDQS) and VCP is the complementary input signal (such as MCK or MDQS). Figure 13. DDR SDRAM Output Timing Figure 14. DDR2 and DDR3 Controller Bus AC Test Load Figure 15. DDR2 and DDR3 SDRAM Differential Timing Specifications ADDR/CMD tDDKHAS, tDDKHCS tDDKHMH tDDKLDS tDDKHDS MDQ[x] MDQS[n] MCK[n] MCK[n] tMCK tDDKLDX tDDKHDX D1 D0 tDDKHAX ,tDDKHCX Write A0 NOOP tDDKHME tDDKHMP Output Z0 = 50 Ω RL = 50 Ω VDDDDR/2 VTR VCP GND GVDD VOX or VIX GVDD/2 |
|
Link URL |
| Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không? [ DONATE ] |
Alldatasheet là | Quảng cáo | Liên lạc với chúng tôi | Chính sách bảo mật | Liên kết đến bảng dữ liệu | Trao đổi link | Tìm kiếm theo nhà sản xuất All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |