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S0
DQS0
VSS
D0-D8, AMB
D0-D8,SPD,AMB
D0-D8
VREF
SPD, AMB
A0
Serial PD
A1
A2
SA0 SA1 SA2
SDA
SCL
WP
DQS0
DQS1
DQS1
DQS2
DQS2
DQS3
DQS3
DQ36
DQ37
DQ38
DQ39
DQ32
DQ33
DQ34
DQ35
DQS4
DQS4
DQ44
DQ45
DQ46
DQ47
DQ40
DQ41
DQ42
DQ43
DQS5
DQS5
DQ52
DQ53
DQ54
DQ55
DQ48
DQ49
DQ50
DQ51
DQS6
DQS6
DQ60
DQ61
DQ62
DQ63
DQ56
DQ57
DQ58
DQ59
DQS7
DQS7
CB4
CB5
CB6
CB7
CB0
CB1
CB2
CB3
DM/
D8
CS
DQS8
DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS
RDQS
NU/
DQS8
RDQS
DQ20
DQ21
DQ22
DQ23
DQ16
DQ17
DQ18
DQ19
DM/
D2
CS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS
RDQS
NU/
RDQS
DQ12
DQ13
DQ14
DQ15
DQ8
DQ9
DQ10
DQ11
DM/
D1
CS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS
RDQS
NU/
RDQS
DQ4
DQ5
DQ6
DQ7
DQ0
DQ1
DQ2
DQ3
DM/
D0
CS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS
RDQS
NU/
RDQS
DQ28
DQ29
DQ30
DQ31
DQ24
DQ25
DQ26
DQ27
DM/
D3
CS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS
RDQS
NU/
RDQS
DM/
D7
CS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS
RDQS
NU/
RDQS
DM/
D6
CS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS
RDQS
NU/
RDQS
DM/
D5
CS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS
RDQS
NU/
RDQS
DM/
D4
CS DQS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS
RDQS
NU/
RDQS
VDD
VDDSPD
AMB
VCC
VTT
Notes:
1. DQ-to-I/O wiring may be changed within a byte.
2. There are two physical copies of each address/command/con-
trol/clock
VTT
Terminators
DQS9
DQS10
DQS13
DQS14
DQS11
DQS12
DQS15
DQS16
DQS17
A
M
B
PN0-PN13
PN0-PN13
PS0-PS9
PS0-PS9
SS0-SS9
SS0-SS9
WE (all SDRAMs)
CK/CK (all SDRAMs)
BA0-BA2 (all SDRAMs)
A0-A15 (all SDRAMs)
RAS (all SDRAMs)
CAS (all SDRAMs)
ODT -> ODT (all SDRAMs)
SN0-SN13
SN0-SN13
CKE0 -> CKE (all SDRAMs)
S0 -> CS (all SDRAMs)
All address/command/control/clock
SCL
SDA
SA1-SA2
RESET
SCK/SCK
SA0
VALUERAM0502-001.A00
Page 4
TECHNOLOGY
Functional Block Diagram:
825
22
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