công cụ tìm kiếm bảng dữ liệu linh kiện điện tử
  Vietnamese  ▼
ALLDATASHEET.VN

X  

Preview PDF HTML

ADGS1209 bảng dữ liệu(PDF) 9 Page - Analog Devices

tên linh kiện ADGS1209
Giải thích chi tiết về linh kiện  SPI Interface, Low CON and QINJ, 짹15 V/12 V, 1.8 V Logic Control, 8:1/Dual 4:1 Mux Switches
PDF  33 Pages
Scroll/Zoom Zoom In 100%  Zoom Out
nhà sản xuất  AD [Analog Devices]
Trang chủ  http://www.analog.com
Logo AD - Analog Devices

ADGS1209 bảng dữ liệu(HTML) 9 Page - Analog Devices

Back Button ADGS1209 Datasheet HTML 5Page - Analog Devices ADGS1209 Datasheet HTML 6Page - Analog Devices ADGS1209 Datasheet HTML 7Page - Analog Devices ADGS1209 Datasheet HTML 8Page - Analog Devices ADGS1209 Datasheet HTML 9Page - Analog Devices ADGS1209 Datasheet HTML 10Page - Analog Devices ADGS1209 Datasheet HTML 11Page - Analog Devices ADGS1209 Datasheet HTML 12Page - Analog Devices ADGS1209 Datasheet HTML 13Page - Analog Devices Next Button
Zoom Inzoom in Zoom Outzoom out
 9 / 33 page
background image
Data Sheet
ADGS1208/ADGS1209
Rev. 0 | Page 9 of 33
TIMING CHARACTERISTICS
VL = 2.7 V to 5.5 V, GND = 0 V, and all specifications TMIN to TMAX, unless otherwise noted. Guaranteed by design and characterization,
not production tested.
Table 5.
Parameter
Limit
Unit
Test Conditions/Comments
TIMING CHARACTERISTICS
t1
20
ns min
SCLK or CNV period
t2
8
ns min
SCLK or CNV high pulse width
t3
8
ns min
SCLK or CNV low pulse width
t4
10
ns min
CS falling edge to SCLK or CNV active edge
t5
6
ns min
Data setup time
t6
8
ns min
Data hold time
t7
10
ns min
SCLK or CNV active edge to CS rising edge
t8
20
ns max
CS falling edge to SDO data available
t91
20
ns max
SCLK falling edge to SDO data available
t10
20
ns max
CS rising edge to SDO returns to high impedance
t11
20
ns min
CS high time between SPI commands
t12
8
ns min
CS falling edge to SCLK or CNV edge rejection
t13
8
ns min
CS rising edge to SCLK or CNV edge rejection
1
Measured with the 1 kΩ pull-up resistor to VL and 20 pF load. t9 determines the maximum SCLK frequency when SDO is used.
Timing Diagrams
t1
t2
t3
t4
t5
t8
t9
t10
t6
t7
R/W
CS
SCLK
SDI
SDO
A6
A5
D2
D1
D0
0
0
1
D2
D1
D0
Figure 3. Address Mode Timing Diagram



Html Pages

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33


bảng dữ liệu tải về

Go To PDF Page


Link URL



Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không?  [ DONATE ] 

Alldatasheet là   |   Quảng cáo   |   Liên lạc với chúng tôi   |   Chính sách bảo mật   |   Liên kết đến bảng dữ liệu    |   Trao đổi link   |   Tìm kiếm theo nhà sản xuất
All Rights Reserved©Alldatasheet.com


Mirror Sites
English : Alldatasheet.com  |   English : Alldatasheet.net  |   Chinese : Alldatasheetcn.com  |   German : Alldatasheetde.com  |   Japanese : Alldatasheet.jp
Russian : Alldatasheetru.com  |   Korean : Alldatasheet.co.kr  |   Spanish : Alldatasheet.es  |   French : Alldatasheet.fr  |   Italian : Alldatasheetit.com
Portuguese : Alldatasheetpt.com  |   Polish : Alldatasheet.pl  |   Vietnamese : Alldatasheet.vn
Indian : Alldatasheet.in  |   Mexican : Alldatasheet.com.mx  |   British : Alldatasheet.co.uk  |   New Zealand : Alldatasheet.co.nz
Family Site : ic2ic.com  |   icmetro.com