công cụ tìm kiếm bảng dữ liệu linh kiện điện tử
  Vietnamese  ▼
ALLDATASHEET.VN

X  

Preview PDF HTML

ADIS1644X/FLEX bảng dữ liệu(PDF) 5 Page - Analog Devices

tên linh kiện ADIS1644X/FLEX
Giải thích chi tiết về linh kiện  Compact, Precision Six Degrees of Freedom Inertial Sensor
PDF  23 Pages
Scroll/Zoom Zoom In 100%  Zoom Out
nhà sản xuất  AD [Analog Devices]
Trang chủ  http://www.analog.com
Logo AD - Analog Devices

ADIS1644X/FLEX bảng dữ liệu(HTML) 5 Page - Analog Devices

  ADIS1644X/FLEX Datasheet HTML 1Page - Analog Devices ADIS1644X/FLEX Datasheet HTML 2Page - Analog Devices ADIS1644X/FLEX Datasheet HTML 3Page - Analog Devices ADIS1644X/FLEX Datasheet HTML 4Page - Analog Devices ADIS1644X/FLEX Datasheet HTML 5Page - Analog Devices ADIS1644X/FLEX Datasheet HTML 6Page - Analog Devices ADIS1644X/FLEX Datasheet HTML 7Page - Analog Devices ADIS1644X/FLEX Datasheet HTML 8Page - Analog Devices ADIS1644X/FLEX Datasheet HTML 9Page - Analog Devices Next Button
Zoom Inzoom in Zoom Outzoom out
 5 / 23 page
background image
Data Sheet
ADIS16446
Rev. 0 | Page 5 of 23
TIMING SPECIFICATIONS
TA = 25°C and VDD = 3.3 V, unless otherwise noted.
Table 2.
Parameter
Description
Normal Mode
Burst Read
Unit
Min1
Typ
Max
Min1
Typ
Max
fSCLK
Serial clock
0.01
2.0
0.01
1.0
MHz
tSTALL
Stall period between data
20
N/A2
μs
tREADRATE
Read rate
40
μs
t
CS
Chip select to SCLK edge
48.8
48.8
ns
tDAV
DOUT valid after SCLK edge
100
100
ns
tDSU
DIN setup time before SCLK rising edge
24.4
24.4
ns
tDHD
DIN hold time after SCLK rising edge
48.8
48.8
ns
tSCLKR, tSCLKF
SCLK rise and fall times, not shown in the Timing Diagrams section
5
12.5
5
12.5
ns
tDR, tDF
DOUT rise and fall times, not shown in the Timing Diagrams section
5
12.5
5
12.5
ns
tSFS
CS high after SCLK edge
5
5
ns
t1
Input sync positive pulse width
25
25
μs
tSTDR
Input sync to data ready valid transition
600
600
μs
tNV
Data invalid time
210
210
μs
t3
Input sync period
910
910
μs
1 Guaranteed by design and characterization but not tested in production.
2 When using the burst read function, the stall period is not applicable.
Timing Diagrams
CS
SCLK
DOUT
DIN
12
3
4
5
6
15
16
R/W
A5
A6
A4
A3
A2
D2
MSB
DB14
D1
LSB
DB13
DB12
DB10
DB11
DB2
LSB
DB1
tCS
tSFS
tDAV
tDHD
tDSU
Figure 2. SPI Timing and Sequence
CS
SCLK
tREADRATE
tSTALL
Figure 3. Stall Time and Data Rate
CLOCK
DATA
READY
1
3
NV
STDR
Figure 4. Input Clock Timing Diagram



Html Pages

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23


bảng dữ liệu tải về

Go To PDF Page


Link URL



Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không?  [ DONATE ] 

Alldatasheet là   |   Quảng cáo   |   Liên lạc với chúng tôi   |   Chính sách bảo mật   |   Liên kết đến bảng dữ liệu    |   Trao đổi link   |   Tìm kiếm theo nhà sản xuất
All Rights Reserved©Alldatasheet.com


Mirror Sites
English : Alldatasheet.com  |   English : Alldatasheet.net  |   Chinese : Alldatasheetcn.com  |   German : Alldatasheetde.com  |   Japanese : Alldatasheet.jp
Russian : Alldatasheetru.com  |   Korean : Alldatasheet.co.kr  |   Spanish : Alldatasheet.es  |   French : Alldatasheet.fr  |   Italian : Alldatasheetit.com
Portuguese : Alldatasheetpt.com  |   Polish : Alldatasheet.pl  |   Vietnamese : Alldatasheet.vn
Indian : Alldatasheet.in  |   Mexican : Alldatasheet.com.mx  |   British : Alldatasheet.co.uk  |   New Zealand : Alldatasheet.co.nz
Family Site : ic2ic.com  |   icmetro.com