| công cụ tìm kiếm bảng dữ liệu linh kiện điện tử |
|
74LS195 bảng dữ liệu(PDF) 2 Page - ON Semiconductor |
|
|
|||||||||||||||||||||||||||||
74LS195 bảng dữ liệu(HTML) 2 Page - ON Semiconductor |
|
2 / 8 page ![]() SN74LS195A http://onsemi.com 2 CONNECTION DIAGRAM DIP (TOP VIEW) Parallel Enable (Active LOW) Input Parallel Data Inputs First Stage J (Active HIGH) Input First Stage K (Active LOW) Input Clock (Active HIGH Going Edge) Input Master Reset (Active LOW) Input Parallel Outputs Complementary Last Stage Output PE P0 – P3 J K CP MR Q0 – Q3 Q3 0.5 U.L. 0.5 U.L. 0.5 U.L. 0.5 U.L. 0.5 U.L. 0.5 U.L. 10 U.L. 10 U.L. 0.25 U.L. 0.25 U.L. 0.25 U.L. 0.25 U.L. 0.25 U.L. 0.25 U.L. 5 U.L. 5 U.L. NOTES: a) 1 TTL Unit Load (U.L.) = 40 mA HIGH/1.6 mA LOW. HIGH LOW (Note a) LOADING PIN NAMES LOGIC SYMBOL 2 10 3 45 6 7 11 12 13 14 15 1 9 J PE CP K MR P0 P1 P2 P3 Q0 Q1 Q2 Q3 Q3 VCC = PIN 16 GND = PIN 8 NOTE: The Flatpak version has the same pinouts (Connection Diagram) as the Dual In-Line Package. 14 13 12 11 10 9 1234 5 6 7 16 15 8 VCC MR Q0 Q1 Q2 Q3 CP Q3 PE JK P0 P1 P2 P3 GND |
|
|
Link URL |
| Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không? [ DONATE ] |
Alldatasheet là | Quảng cáo | Liên lạc với chúng tôi | Chính sách bảo mật | Liên kết đến bảng dữ liệu | Trao đổi link | Tìm kiếm theo nhà sản xuất All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |