công cụ tìm kiếm bảng dữ liệu linh kiện điện tử
  Vietnamese  ▼
ALLDATASHEET.VN

X  

Preview PDF HTML

MAS6116 bảng dữ liệu(PDF) 13 Page - Micro Analog systems

tên linh kiện MAS6116
Giải thích chi tiết về linh kiện  Stereo Digital Volume Control
PDF  20 Pages
Scroll/Zoom Zoom In 100%  Zoom Out
nhà sản xuất  MAS [Micro Analog systems]
Trang chủ  http://www.mas-oy.com
Logo MAS - Micro Analog systems

MAS6116 bảng dữ liệu(HTML) 13 Page - Micro Analog systems

Back Button MAS6116_17 Datasheet HTML 9Page - Micro Analog systems MAS6116_17 Datasheet HTML 10Page - Micro Analog systems MAS6116_17 Datasheet HTML 11Page - Micro Analog systems MAS6116_17 Datasheet HTML 12Page - Micro Analog systems MAS6116_17 Datasheet HTML 13Page - Micro Analog systems MAS6116_17 Datasheet HTML 14Page - Micro Analog systems MAS6116_17 Datasheet HTML 15Page - Micro Analog systems MAS6116_17 Datasheet HTML 16Page - Micro Analog systems MAS6116_17 Datasheet HTML 17Page - Micro Analog systems Next Button
Zoom Inzoom in Zoom Outzoom out
 13 / 20 page
background image
13 (20)
DA6116.010
5 October, 2017
DIGITAL CHARACTERISTICS
 Digital Inputs/Outputs
(AVCC=+5.0 V, AGND=0 V, TA=+25oC unless otherwise noted)
Parameter
Symbol
Conditions
Min
Typ
Max
Unit
Input low voltage
VIL
All digital inputs,
DC
0.3*
DVCC
V
Input high voltage
VIH
All digital inputs,
DC
0.7*
DVCC
V
Output low voltage
VOL
All digital outputs,
IL=2mA
0.3*
DVCC
V
Output high voltage
VOH
All digital outputs,
IH=-2mA
0.7*
DVCC
V
 Serial Interface Timing
(AVCC=+5.0 V, AGND=0 V, TA=+25oC unless otherwise noted)
Parameter
Symbol
Conditions
Min
Typ
Max
Unit
Frequency of CCLK
FCCLK
10
MHz
Period of CCLK high
TWHC
Measured from VIH to VIH
50
ns
Period of CCLK low
TWLC
Measured from VIL to VIL
50
ns
Rise time of CCLK
TRC
Measured from VIL to VIH
100
ns
Fall time of CCLK
TFC
Measured from VIH to VIL
100
ns
Hold time, CCLK high to
XCS low
THCSH
20
ns
Setup time, XCS low to
CCLK high
TSSLCH
100
ns
Setup time, valid CI to
CCLK high
TSDCH
100
ns
Hold time, CCLK high to
invalid CI
THCHD
100
ns
Delay time, CCLK low to
valid CI
TDCLD
Load=100pF
50
ns
Delay time, XCS high or 8th
CCLK low to invalid CI
TDSZ
Load=3.3k
50
150
ns
Hold time, 16th CCLK high
to XCS high
THLCHS
200
ns
Setup time, XCS high to
CCLK high
TSSHCH
200
ns



Html Pages

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20


bảng dữ liệu tải về

Go To PDF Page


Link URL



Cho đến nay ALLDATASHEET có giúp ích cho doanh nghiệp của bạn hay không?  [ DONATE ] 

Alldatasheet là   |   Quảng cáo   |   Liên lạc với chúng tôi   |   Chính sách bảo mật   |   Liên kết đến bảng dữ liệu    |   Trao đổi link   |   Tìm kiếm theo nhà sản xuất
All Rights Reserved©Alldatasheet.com


Mirror Sites
English : Alldatasheet.com  |   English : Alldatasheet.net  |   Chinese : Alldatasheetcn.com  |   German : Alldatasheetde.com  |   Japanese : Alldatasheet.jp
Russian : Alldatasheetru.com  |   Korean : Alldatasheet.co.kr  |   Spanish : Alldatasheet.es  |   French : Alldatasheet.fr  |   Italian : Alldatasheetit.com
Portuguese : Alldatasheetpt.com  |   Polish : Alldatasheet.pl  |   Vietnamese : Alldatasheet.vn
Indian : Alldatasheet.in  |   Mexican : Alldatasheet.com.mx  |   British : Alldatasheet.co.uk  |   New Zealand : Alldatasheet.co.nz
Family Site : ic2ic.com  |   icmetro.com